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任何技術的研發都是持久而又艱辛的，尤其在給摩爾定律續命這條路上，更是步履維艱。2022年6月30日，在一片質疑和欣喜聲中，三星GAA 3nm正式宣布量產，然而早在2002年，三星就已經對GAA保持關注并投入研發，20年的研發和投入換來全球首個3nm的量產。

作為接替FinFET的晶體管結構，GAA往往被認為是3nm之后的芯片制造方向，但顯然這也只是芯片發展道路上的眾多選擇之一。面對神秘而又未知的芯片未來，研發人員天馬行空的創造力，總會帶來很多奇思妙想，比如各種3D堆疊、chiplet、高金屬替代，又或者是本次文章的主角：背面供電。

芯片未來選擇

何為背面供電(BSPDN)，顧名思義，就是將芯片上的電源線轉移到晶圓空置的背面，可以看作是IMEC開創的“埋入式電源軌”（BPR）的升級版本。雖然當前熱度不及chiplet、3D堆疊，但背面供電的優勢卻十分明顯，applied materials稱，“背面供電網絡”將繞過芯片的 12 個或更多布線層，以將電壓降降低多達 7 倍。

電壓降降低對于未來芯片來說意味著什么，為什么能讓“背面供電”成為未來選擇之一？想要解開這些問題，或許需要從了解芯片制造開始。

眾所周知，SoC 最初只是一塊裸露的高質量晶體硅，晶體管位于硅最頂部，為了形成具有計算功能的電路，需要將晶體管與金屬互連，而這些互連則是在被稱為“堆棧”的層中形成，當前隨著晶體管數量呈指數型增長，堆棧層數也越來越多，如今可能需要 10 到 20 層堆棧才能為芯片上數十億晶體管提供電力和數據。

按照當前傳統的芯片電源互連方式，即通過晶圓正面的后道 (BEOL) 處理制成，那么為了能從SoC中獲得電源和信號，就需要電線網絡將電壓從片外穩壓器通過芯片的所有金屬層傳輸到每個邏輯單元。簡單地說，為了給晶體管供電，電子必須穿過 10 到 20 層越來越窄、越來越曲折的金屬層，才能達到最后一層的局部導線。

傳統電源互聯方式 圖源：IEEE

在這電流傳輸過程中，問題也開始顯現出來，電流每經過一層金屬層，布線電阻的存在就會損耗一部分電源電壓。目前在SoC 中，設計人員的預算通常能夠承受穩壓器和晶體管之間 10% 的壓降。

但隨著芯片性能要求越來越高，晶體管越來越小，所需提供電流的互連越來越緊密、越來越精細，在光刻技術從DUV走向EUV的同時，線路和過孔的進一步拓展也將導致更高的電阻和布線擁塞。在這種情況下，想要使用現有的電力傳輸技術擴展到3nm以上，穩壓器和晶體管之間的電壓降甚至有可能達到50%。

高達一半的損耗率，對于芯片設計來說，顯然不可取。

站在現在看向可預見的未來，毫無疑問，此后每個工藝節點的增加幅度都是前所未有的，而設計人員所面對的將是不斷增高的互連電阻和不斷縮小的芯片空間。如何在特定的電線寬上去對抗日漸增加的電阻，向數十億個晶體管提供電流，成為高性能 SoC 設計的主要瓶頸之一。

上文提到的“埋入式電源軌”技術，就是在此背景下應運而生。該技術原理是在晶體管下方而不是在晶體管上方建立電源連接，目的是創建更粗、電阻更低的軌道，并為晶體管層上方的信號承載互連騰出空間。

埋入式電源軌電源互聯方式 圖源：IEEE

2019年，Arm 研究人員就提出了一種使用埋入式電源軌的CPU設計方案，在設計中，Arm 工程師發現，埋入式電源軌可以建立一個比普通前端供電網絡效率高 40% 的電力網絡。但同時他們也發現，即使使用具有前端供電功能的埋入式電源軌，提供給晶體管的總電壓也不足以維持 CPU 的高性能運行。這就意味著，僅僅使用埋入式電源軌依舊不能滿足所需電流，仍然必須從晶體管上方傳輸電力，該設計雖然實現電壓裕度了，但是工程師卻不得不犧牲芯片性能來降低功耗。

為進一步改善電力輸送，IMEC 開發了一種補充解決方案，將整個電力輸送網絡從芯片的正面移動到背面，“背面供電”技術就此誕生。

“背面供電”技術需要將晶體管下方的硅減薄至500nm或者更小，由垂直穿過硅背面的微米級通孔供電，將硅的背面連接到埋入電源軌的底部。

背面供電網絡電源互聯方式 圖源：IEEE

IMEC在Arm模擬芯片設計中發現，只需讓納米TSV（nTSV） 彼此間隔小于 2 微米，就可以設計一個背面 PDN，其效率是具有埋入電源軌的正面 PDN 的 4 倍，是傳統前端PDN 效率的 7 倍。

更重要的是，背面供電網絡還能為芯片上方的信號路徑留出了更多空間，能讓芯片制造商將更多晶體管擠入相同的硅片區域。這點對于實打實“寸土寸金”的晶圓來說，確實吸引力夠大。

兩種供電方式的對比 圖源：IEEE

在2021年6月 VLSI 研討會上，IMEC表明，背面供電是向電路供電的最有效方式，在很大程度上改善了傳統設計BEOL 中的電阻增加引起的電源電壓壓降，并發表了五篇論文展示了在開發實現背面供電網絡所需的關鍵技術構建模塊方面取得的進展，以此證明背面供電網絡可作為摩爾定律的結構縮放助推器。

而在日前剛舉行的IEEE VLSI 技術和電路研討會上，IMEC還對使用nTSV降落在埋入式電源軌上的背面供電布線方案進行首次實驗性演示。

IMEC CMOS 設備技術總監 Naoto Horiguchi對此表示，通過測試，證明nTSV 位于晶圓正面定義的埋入式電源軌上，不僅不會因背面處理而降低FinFET 的性能，還由于具備嚴格的覆蓋控制，實現了200nm 的緊密間距，不占用標準單元的任何區域，確保了芯片技術進一步向 2nm 及更遠的方向擴展。”

IMEC 3D 系統集成研發副總裁 Eric Beyne也指出，在2022 年的 VLSI 論文中，實現了將背面處理與 2.5D金屬-絕緣體-金屬電容器 (MIMCAP) 相結合，該電容器用作去耦電容器。2.5D MIMCAP 將電容密度提高了4到5倍，進一步改善了 IR 壓降。他們的工作表明，背面供電可以通過新的設計選項創建一個非常動態的設計空間，幫助解決傳統2D IC縮放的缺點。

除了擴展 3D-SOC 設計的可能性之外，BSPDN 還被提議用于單片單芯片邏輯和 SRAM 片上系統，幫助進一步的器件和 IC 縮放。

但要想將背面供電技術應用在批量生產中仍有很長的路要走，需要面對眾多材料、制造中的挑戰。畢竟，用于埋入式電源軌和nTSV 的金屬材料的最佳選擇對于可制造性和電效率來說至關重要。

走向背面供電的代工巨頭

即便當前“背后供電”技術還未成熟，但在技術優勢的吸引之下，英特爾、臺積電等晶圓制造巨頭自然不會錯過，紛紛開始押注布局。

英特爾在去年7月的Intel Accelerated上公告了兩項創新技術，一個是RibbonFET，其實就是在文章開頭提到的GAA晶體管，另外一個就是背面供電技術，英特爾將其命名為PowerVia。

據了解，英特爾的PowerVia技術是業界首創的解決方案。英特爾公司邏輯技術開發部高級副總裁兼聯席總經理Sanjay Natarajan 博士表示，PowerVia可以解決困擾硅架構數十年的互連瓶頸問題。

圖源：英特爾

在Sanjay Natarajan 博士看來，使用 PowerVia，可以實現信號線和電源線的分離。而信號和電源則會使用英特爾的另一項創新技術連接到晶體管層，即納米硅通孔 (TSV)，這類TSV 比當今最先進的 IC 封裝中使用的 TSV 小 500 倍。

英特爾 RTL 設計工程師 David Kanter 指出，“我們相信 PowerVia 具有重新調整行業的潛力，并且與 2001 年從鋁到銅的轉變一樣具有里程碑意義”。這句話足以證明PowerVia技術的重要性。

目前，關于PowerVia技術的應用，關鍵的轉折點或許將從2023年開始的A系列工藝節點出現。英特爾方面表示，其20A工藝（相當于2nm），從2024年中期開始，將使用RibbonFET和PowerVia這兩種突破性技術，而這兩項技術也將共同確保英特爾繼續成為全球領先的芯片供應商。

從這方面來看，PowerVia技術或許已經成為了英特爾在晶圓代工領域逆風翻盤的“關鍵武器”之一。

再看臺積電方面，在6月初首次推出其N2（2 納米級）工藝技術時，臺積電透露了其2nm節點的兩大顯著優勢，同英特爾一樣，也是納米片柵環 (GAA) 晶體管和背面電源軌。

不過與英特爾不同的是，臺積電并不打算在其 N2 工藝技術的第一代中同時使用 GAA 晶體管和背面電源軌，第一代 N2 將僅采用GAA，而背面供電技術則會在更高版本的N2節點中實現。

雖然臺積電方面并沒有過多地說明不將背面供電應用在其初始 N2 節點的具體原因，但是其也曾透露，由于背面供電技術最終將增加額外的工藝步驟，在首次嘗試 GAAFET 時更希望能避免這些額外的步驟。

由此可以看出，臺積電對于N2 的的創新還是采取較為謹慎的態度，與N3E 節點相比，臺積電第一代N2性能預計提升10% 到 15%，但在相同的速度和復雜性下，功率卻下降 25% 到 30% 。

圖源：anandtech

圖源：臺積電

從臺積電透露的時間表來看，其第一個N2節點預計將于2024年或2025年推出，與英特爾20A工藝時間相差無幾。不過如此謹慎的態度是否影響臺積電的發展步伐，而沒有背面供電技術的GAA工藝在與英特爾對撞時，又是否會處于劣勢地位？

這一切，或許還需要時間給我們答案。

寫在最后

雖然“背面供電”與GAA的碰撞能給芯片性能帶來怎樣的提升我們還未曾知道，不過可以預見的是，在未來，背面供電技術或許會成為通往先進制程不可缺少的必經之路。

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